上升沿的捕获电路（代码）

rockzone

一个简单的上升沿检测代码：
reg RS_r1,RS_r2;
always @ (posedge CLKIN or posedge RESET)
    if(RESET)
        RS_r1 <= 1'b0;
    else
        RS_r1 <= RS;
always @ (posedge CLKIN or posedge RESET)
    if(RESET)
        RS_r2 <= 1'b0;
    else
        RS_r2 <= RS_r1;
        
wire pos_RS = RS_r1 & ~RS_r2;

然后我们使用pos_RS来在其他模块里做判断使用，

但这种方法实际检测到的上升沿会比实际上升沿延迟2个时钟

那用下面的方法不就可以直接检测上升沿了吗？


always @ (posedge RS or posedge RESET)//直接检测RS上升沿

这两种方法有什么具体区别吗？

down_load

方式1可以消除亚稳态

rockzone

可是有些时候，第一种方法会有一定延时，影响到数据传输，可否用第二种方法呢？

hunk_yang

用方法1 --〉同步设计
  方法2 --〉异步设计（RS 需要设置为clock）
一般用方法1 在延迟上处理，应该没有问题

fly_haopp

第二种方法如果RS上有毛刺，会有误判断

bitililu

全同步电路，不能随便使用posedge和negedge

down_load

第二种方法如果RS上有毛刺，会有误判断
fly_haopp 发表于 2010-9-17 21:33

                               
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对头

eagle.cracks

那要看具体的设计需求了。
第一种设计，是同步设计方法，不知道你说的延迟两个clock是怎么回事，因为检测到该信号的上升沿脉冲，即pos_RS信号，是在RS_r1这个信号0->1变化之后的一个clock边沿处，如果以clock的边沿来看，并没有延迟；
第二种设计实际上一般是不允许的，除非把这个pos_RS当作时钟。实际的设计中，如果当作时钟的话，需要使用DCM（Xilinx的FPGA）或者指定的时钟逻辑电路（ASIC）中。如果当作普通的控制信号或者数据信号，不允许这样的设计，综合也过不去。

rockzone

没有延时吗？

shenyang_

o 受教了