上升沿的捕获电路（代码）

fly_haopp · 发表于 2010-9-23 10:17:33

没有延时吗？
rockzone 发表于 2010-9-19 07:50

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不明白这个design为何对这个延时如此的在意？

fly_haopp · 发表于 2010-9-23 10:19:17

难道一定要在上升沿发生的同时马上把数据发出去？
如果是这种情况，那就不能判断这个信号的上升沿来发数据；
而是用产生这个上升沿的信号来作为发送数据的trigger

bandit · 发表于 2010-9-29 11:57:23

之所以延迟就是为了去毛刺，这也算是经典用法了

zb8521 · 发表于 2010-10-5 04:07:55

学习学习

linhaiqing60 · 发表于 2010-10-8 15:29:25

回复 9# rockzone

最多也就是对产生的第一个时钟周期有延时，后面的都不会。除非你是第一个时钟周期的上升沿要跟其他信号对齐，要不这个延时不必在意

wangxuede220 · 发表于 2010-10-8 16:56:25

第一种消除不了亚稳态，那是经典的边沿检测
第二种可以，但是这样你的输出信号就会与你的主时钟不同步，在后面你还得做同步
晚两个时钟的问题，第一种方法的前提就是边沿检测的时钟必须要足够得快，晚的这两个时钟就可以不考虑了

古城 · 发表于 2010-10-11 19:04:38

55177320 · 发表于 2010-10-11 23:51:49

很受8楼的启迪啊，处理异步的时候是不是选用高频率的clock就可以减小延迟了呢。
按我的理解，遇到上升沿的时候，两个always语句同时被触发，那么RS上一次时钟上升沿时的电平被存入RS_r2 ，本次时钟上升沿时的电平被存入RS_r1，通过比较可知电平是否跳变，延迟应该和选用的CLOCK信号有关吧，这个做法消除了一个时钟周期内的抖动的影响，带来的是一个在一个时钟时间范围内的任意时间的延迟加上寄存器赋值用的延迟加上寄存器一次非运算和一次与运算的延迟吧。

suntou · 发表于 2010-10-16 18:57:02

同步电路里，CLKIN至少比RS快2倍以上，就算有延迟，也是可以接受的。

rockzone · 发表于 2010-10-18 08:19:08

第一种消除不了亚稳态，那是经典的边沿检测
第二种可以，但是这样你的输出信号就会与你的主时钟不同步，在 ...
wangxuede220 发表于 2010-10-8 16:56

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请问，这后面做同步，应该如何做？程序应该如何写呢？

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