上升沿的捕获电路（代码）

wangxuede220 · 发表于 2010-10-18 23:02:50

回复 20# rockzone

一般情况下内部时钟要比外部输入的信号频率高，你可以用三个移位寄存器对输入信号串行移位，或者两个，最低位的不用，用来消除亚稳态，用高位，判断若高两位都为1时输出为1，都为0时输出为0，其他保持，这样不仅消除亚稳态，消除了外部高频噪声，还同时使得输出信号与内部时钟同步！

rockzone · 发表于 2010-10-19 11:16:06

回复 rockzone

一般情况下内部时钟要比外部输入的信号频率高，你可以用三个移位寄存器对 ...
wangxuede220 发表于 2010-10-18 23:02

登录/注册后可看大图

虽然能看懂方法，但不知道原理是怎样的，尤其最后一句“还同时使得输出信号与内部时钟同步”没看懂。

谢谢wangxuede220

wangxuede220 · 发表于 2010-10-19 15:24:43

回复 22# rockzone

给你写个简单的程序，就能理解了
always @(posedge clk)
{
   shift_in<={shift_in[1:0],data_from_out};
   if(shift_in[2:1]==2'b11)
      data_in<=1;
   else if(shift_in[2:1]==2'b00)
      data_in<=0;
}
这样以后，用data_in代替data_from_out输入到你的模块里面就行了，现在这个信号就与clk(内部时钟)同步了！

rockzone · 发表于 2010-10-19 15:41:58

回复 23# wangxuede220

谢谢wanxuede220的回复，您的回复让我受益匪浅

我还有个疑问，如果我的输入数据是datain[15:0]这样的，16位，那数据的每一位都要进入您写的那段程序模块中吗？

wangxuede220 · 发表于 2010-10-19 15:46:47

如果这是从外部输入到你的芯片内部的话，最好同步一下，要不然会出问题的。如果是两个模块连接，并且两个模块的时钟一致的话，就不用了。

rockzone · 发表于 2010-10-19 15:52:43

懂了，谢谢

lycxy521 · 发表于 2010-10-24 22:26:18

thanksgiving！！！！！！！！！！

stephua · 发表于 2010-10-26 11:22:29

还是用第一种方法吧，使用第二种的话，出现问题的话你会很崩溃的.......

fly_haopp · 发表于 2010-11-2 12:55:19

回复 24# rockzone

总线的同步是不一样的做法，关于这方面的资料很多，找来看看就知道了

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