这样生成的时钟如何在dc中约束？

xiaopangwa

以下面的代码为例：

input    clk;
input    data_clk;
input    reset;
input    a;
reg fsm_state;

always @(negedge clk)  begin
  if(!reset)
   fsm_state <= 0;
  else case (fsm_state)
    1'b0: begin
       if(a)
         fsm_state <= 1'b1;
    end
    1'b1:  begin
       fsm_state <= 1'b1;
    end
    endcase
end

wire    clk1;
wire    clk2;
assign clk1 = (!fsm_state ) ? clk : 0;
assign clk2 = (!fsm_state ) ? data_clk : clk;

请问clk1和clk2在dc中如何约束？

艾清别诺

求解ing