本帖最后由 ddrr 于 2010-6-23 23:37 编辑
n+gate p+gate在CMOS工艺中的应用
发信人: yuppielu (fly away), 信区: METech <br />标 题: 请问pmos采用n+gate的原因是哪些？
( k3 k发信站: BBS 水木清华站 (Tue Oct 21 23:14:47 2003)
除了n+gate有比较高的导电性外， 另外是不是考虑n+gate和n衬底之间的接触电势差？ 这个接触电势差是对阈值电压有影响的， 那是怎么改变的呢？如果用p+gate，对阈值电压的变化有什么区别呢？
westman:首先要澄清一点，并不是只有n+poly gate。比如在现在的.13普通工艺中，nmos管使用n+poly，pmos使用p+poly。不用p的原因主要是通常我们使用B作为掺杂物质，它可以扩散进SiO2，造成氧化硅质量下降。nmos管使用n+poly，pmos使用p+poly的最大好处是降低了mask的刻写难度。
Vfrankhkust: 谢谢楼主，让我几天的困惑消失了。但是我还想问问。你说的降低mask刻写难度具体是什么意思？可以稍微解释一下吗。我今天下午看了一下书，叫《mos晶体管工作原理及建模》，大概是80年代出版的吧，当中第329页，就提到“通过金属来连接两种不同（n＋和p+）类型的多晶硅所需要的欧姆接触区是非常费空间的。另一方面，在多晶硅化物工艺中，用重叠起来的硅化物把两种类型的多晶体连接起来已经证明是不实际的”我想，现在的工艺可能解决了这个问题吧？。在本书第330页，提到了如果PMOS采用n+gate，就要给衬底注入相反类型的杂质，导致一个埋沟器件。而这种器件具有不良的短路特性和不良的源漏偏置电压的抗扰性。因此，它不能作成与表面沟道器件一样短的沟道。那这是PMOS采用n+gate的缺点。可是又由于最先提到的n+gate的导电性好，电阻率小，从而减小RC参数，提高器件速度。在这些因素中，到底如何权衡？。在国内一般的工艺生产线中，pmos到底是采用哪种类型的gate呢？这么多问题，麻烦你指点一二！感谢万分！
westman:客气 。作离子注入的时候，比如对PMOS，如果gate也是p型的，我们注入B,或BF2的时候，就可以一起注入，不用把gate这一部分阻挡住。解决这个问题现在的做法是：利用某些金属的硅化物来连接金属和Si，比如CoSi2.<b。我不是很理解他讲的是什么。但是器件的速度主要是决定于管子本身的，尤其是比较大尺寸的。到了小尺寸，比如90nm工艺后，互连线占主导地位。对不起，国内不清楚，我猜应该是都有的。
floating-gate:N POLY 和 P POLY有个功函数差，有兴趣你可以查查书。相同的衬底浓度和OXIDE厚度下，VT大约有1V的差。PMOS用N POLY是一个不得已的选择，这将使PMOS性能变差。在早期的工艺中，如果PMOS用P POLY， NMOS用N POLY，那么相连处会出现PN结，导致无法使用，所以只能统一用N POLY做GATE。 当出现SALICIDE工艺后，这个问题就被克服了， PMOS可以用P POLY做GATE。而且POLY的搀杂也挪到了S/D IMPLANT时一起做了，还能简化工艺步骤。现在0.5um以上的工艺大部分都只用N POLY，0.5um 以下基本都用两种了。这主要是成本与性能的综合考虑。而且0.35um以下，如果还用N POLY做PMOS GATE，漏电会太厉害，而无法使用。 这里的问题就复杂了，用P POLY做GATE又牵扯到POLY DEPLETION的问题，呵呵，太长了，这里就不讲了，有兴趣慢慢看书把。
fishhead<那0.5um以上的统一用npoly不会有影响吗？淀积的poly，其导电性应该是比较好的，也就是n+浓度比较高，那在做p+imp的时候不是会抵消很大一部分吗，会不会对最终的导电性产生影响？
neo: 用n+poly做的PMOS被称为bury channel device,也就是说反型的channel不在Substrategate oxide的接触面（surface)，而是在较深的区域，这样gate的控制就不那么强，Ioff较高，在sub-quarter micron的技术里，Ioff 已不能满足要求，所以必须用p+poly做gate了。至于为什么n+poly=>bury channel, p+poly=>surface channel, 一般教材上因该有的，去好好看看吧。对于fishhead的问题，p+imp是会抵消一部份的n+浓度，所以在参杂多少上要有数，通常是可以实现n+doping(after poly dep with Phos imp or during poly dep using PH3;p+imp doping level
ehbhm2000: How to make P Poly and N poly? As far as I know, after gate poly CVD , it will be Phos. diffusion , so both P gate and N gate are N poly. Although both N FET and P FET have SD I/I , but the ION energy is not big enough to go through the gate, it can only compensate the surface of poly , it does not change the poly surface where poly contacts the gate oxide . can anybody tell me how to fabricate the P poly ? thanks !
kyyd75:那是你所看到的工艺流程。有些流程是在poly deposition之后，加一次掩模再离子注射。这样不会把n+打入PMOS区的栅的。
bhbhm2000: thanks , could you write the process flow from Ploy CVD to N and P ploy are created? another question: in this case , do P gate and N gare of CMOS (for example : inverter )connect each other by metal?
Fwestman:没什么特殊的流程，你可以参照置顶的帖子和本帖子前面的回文。在做LDD，S/D注入的时候相应打入poly gate中，有些流程中还会在poly deposition之后，加一次掩模再离子注射N+。 请注意，连接主要是靠silicide，不是poly |
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发表于 2010-6-23 21:04:44
