4.5分频

elvan

前几天，师弟们笔试了一道题，实现4.5分频
我的方案，上下沿都计数，最后实现的代码如下，代码风格可能不好！
大家一起品评下，是否还有好的方案！
希望拍转!


module Div(clk,rst,divout);

input clk,rst;
output divout;
reg[3:0] counter;
always @(posedge clk) begin

if (rst)
    counter=0;
else if(counter==8)
     counter=0;
     else     
     counter=counter+1;
     
  end
  
always @(negedge clk)
    begin
    if (rst)
        counter=0;
     else if(counter==8)
           counter=0;
    else
        counter=counter+1;
end
assign divout =(counter[2]==1)?1:0;
endmodule

wat__fir

这个~~
不知道你是否验证过了？没报什么错误么？

emaklutz

这样的话占空比不是50%的吧?

emaklutz

不可以先倍频然后直接9分频么·？还是只能用代码实现不能用FPGA内部工具？

sh_0119

1.always中要加rst吧
2.得到的是九分频，占空比为4/9

wycawyc

首先语法就不对。verilog要求同一个reg不能同时在不同的always块里赋值。

wat__fir

6# wycawyc

是  是~~
我就是这个意思~~~

bornforhappy

同意5楼的说法，另外，为什么不把上升下降沿写到同一个always模块中，两个always模块使用同一个reg变量很容易出错。

azsx8452

同意8楼，写在同一个always里会好些吧。

amormio124

错误1：同一个reg(即couter)在两个always里面赋值！！！
错误2：两个always还一个上升沿，一个下降沿！！！
错误3：对clock进行组合选择（assign divout =(counter[2]==1)?1:0;），虽然你的代码等效于（assign divout =counter[2]；），其实并不是组合logic，但是这样的设计观念是错误的！！！

所以根本不用看你的design function是不是4.5分频。