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楼主: elvan

[原创] 4.5分频

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发表于 2010-6-10 20:50:18 | 显示全部楼层
本帖最后由 flixx 于 2010-6-10 20:54 编辑

同一个always模块能对同一个时钟信号的上升沿河下降沿触发?比如
always @(posedge clk, negedge clk),这个不对吧。
发表于 2010-6-12 14:23:15 | 显示全部楼层
学习学习!!!!
发表于 2010-6-12 20:46:31 | 显示全部楼层
这电路做的,仿真呢都通不过
发表于 2010-7-27 13:32:52 | 显示全部楼层
这样做明显有问题.
发表于 2010-7-27 13:35:25 | 显示全部楼层
计数器未清零.
没有用两个计数器.
没有考虑组合逻辑可能引入的问题, 最终输出没有用时钟同步.
发表于 2010-7-27 14:30:39 | 显示全部楼层
三分频电路, 楼主考虑过没?
发表于 2010-7-27 14:50:10 | 显示全部楼层
三分频电路, 可以采用类似的做法.
发表于 2010-7-27 14:53:59 | 显示全部楼层
本帖最后由 celebrity 于 2010-7-27 14:55 编辑

always @(posege clk or rst)
begin
if (rst)
      div3_reg <= 1'b0;
else begin
     if (cnt==2'b00 || cnt ==2'b01) div3_reg <= 1'b0;
    else if (cnt == 2'b10) div3_reg <= 1'b1;
    else div3_reg <= 1'b0;
end
end
发表于 2010-7-27 14:55:45 | 显示全部楼层
alwasy @(posedge clk or rst)
begin
if (rst)
       cnt <= 2'b00;
else if (cnt <=2'b10)
       cnt <= cnt + 1;
else
       cnt <= 2'b00;
end
发表于 2010-7-27 14:56:56 | 显示全部楼层
always @(negedge clk or posedge rst)
begin
if (rst)
    neg_cnt <= 2'b00;
else if (neg_cnt <= 2'b10)
     neg_cnt <= neg_cnt + 1;
else
    neg_cnt <= 2'b00;
end
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