请教：关于DC综合的问题

极品飞车10 · 发表于 2010-3-31 19:12:35

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在DC中
set_input_delay 10 [all_inputs] -clock [get_clock CLK_S]
是对于所有的以CLK_S为时钟的触发器输入的约束，输入延时10ns。
以上是对于只有一个时钟的情况的约束，
但是，如果TOP层里有２个周期不一样的时钟，比如 CLK_A 和CLK_B

[all_inputs] 　已经不能用了吧？　因为不是所有的输入信号时钟不一样了
请问应该怎么样用脚本约束？
谢谢

极品飞车10 · 发表于 2010-4-1 09:28:08

哈哈哈　大家看下

qq847941010 · 发表于 2010-4-4 16:33:37

set_input_delay 10 [get_ports A] -clock [get_clock CLK_A];
set_input_delay 10 [get_ports B -clock [get_clock CLK_B];
红色处的A和B是相对于时钟CLK_A 和CLK_B
的输入。
不知道这样行不行

mafan88 · 发表于 2010-4-6 21:38:05

如果你的tcl用的好点的话，很容易解决

pudongsky · 发表于 2010-4-17 01:03:46

set_input_delay 10 [get_ports A] -clock [get_clock CLK_A];
set_input_delay 10 [get_ports B -clock [get_clock CLK_B];
红色处的A和B是相对于时钟CLK_A 和CLK_B
的输入。
不知道这样行不行
qq847941010 发表于 2010-4-4 16:33

登录/注册后可看大图

这样是正确的，2个时钟域之间有伪路径需要处理，约束

盗墓者 · 发表于 2011-3-1 14:58:39

set_clock_group -logically_exclusive

yl5495 · 发表于 2011-3-1 15:41:46

两个时钟之间如果有数据传递可以设置
set_false_path from clk1 to clk2

set_false_path from clk2 to clk1

语法不一定正确，好久不写TCL了

manu2110 · 发表于 2011-3-1 18:46:51

thanks

94158513 · 发表于 2011-6-29 16:11:54

看不懂

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