请教systemverilog中clocking问题

decade

请问下面程序中时钟块里面 out2 = out3;是什么意思？？？是赋值还是同步？？？

program p1(output reg out3,input logic clk,input reg in );
    clocking cb @(posedge clk);
        output #3 out2 = out3; //CB output signal
        input  #0 out1 = in;
    endclocking
   
    initial
        #200 $finish;
    initial begin
        $display($time,,,cb.out1);
        cb.out2 <= 0;      //driving output at "0" time
        @(cb.out1);        //sampling input for change
        $display($time,,,cb.out1);
        #100;
        $display($time,,,cb.out1);
        cb.out2 <= 1;     //driving o/p at posedge of clk
        @(cb.out1);
        $display($time,,,cb.out1);
    end
endprogram

gaurson

感觉有点像HDL语言里面的同步。

lyu

aaaaaaaaaaaaaa

decade

实在懒得看你的帖子在说什么。

说一下clocking block的基本用途。
clocking block比较有用的地方是在防止同步信号的竞争冲突方面。
这个你需要参考一下整个systemverilog的event regions。
这样就可以知道inte ...
lyu 发表于 2010-3-13 17:48

                               
登录/注册后可看大图

说实话  你讲了一堆的废话！！！一点用也没有。

sdkuan

学习学习

lyu

那你慢慢想你的问题了。有兴趣把你的简历发给我。
来我们公司吧。我们慢慢讨论。
email:leiyu_sc@hotmail.com

decade

如果你觉得简单  不屑于指教  那就算了

我承认我在SV方面是新手 是菜鸟  

我在这里发帖就是想请你们这样的高手指导一下

我感觉很多时候学一门新语言  有的语法点的理解就是一层窗户纸的程度  但捅开这层窗户纸却很费劲啊

lyu

我也是菜鸟呵。
相当菜的那种。

wangfang221

就是赋值吧。晚3个时间单位吧。感觉平时很少这么用。

yuanwolf2008

大家都很淡定啊