请教systemverilog中clocking问题

decade · 发表于 2010-3-17 20:19:16

就是赋值吧。晚3个时间单位吧。感觉平时很少这么用。
wangfang221 发表于 2010-3-17 19:33

登录/注册后可看大图

我看了一些讲clocking的资料，都很少这么用，一般都是指明input output延时，像这种赋值的用法不明白怎么用的？？？

whxqq · 发表于 2010-3-17 20:29:39

查下IEEE std就知道了啊这个相当于2个信号线相连

neptune1983 · 发表于 2010-3-23 22:03:52

我也是菜鸟

xxl2 · 发表于 2010-4-24 10:51:41

就应该是给让输出在out2的3个延时之后输出

Ground_lan · 发表于 2010-12-28 21:23:20

同菜···

usb_geek · 发表于 2011-1-6 08:50:17

用questa sim 仿真结果如下：
--------------------------------------
run -all
# 0 x
# ** Note: $finish : t_clocking.sv(9)
# Time: 200 ns Iteration: 0 Instance: /t_clocking
------------------------------------------------------------
我没有用过clocking, 这几天再看看原理吧。

qiantianyiqian · 发表于 2011-6-25 16:08:32

这个资料给你看，讲的很详细

bandit · 发表于 2011-7-18 20:36:17

一般不会那么用

hahaear · 发表于 2011-7-19 13:54:56

学习学习

coolwind1988 · 发表于 2011-8-8 18:18:46

正在学习的路过~

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