请教systemverilog中clocking问题

taotaogou · 发表于 2011-10-18 03:25:54

淡定淡定

mila07 · 发表于 2011-10-27 14:54:15

当out3的值变化时，经过clk上升沿同步后延时3ns才会看到out2值的变化
如图，依次为时钟，out3，out2

liu_uestc · 发表于 2011-10-27 16:13:08

你们都是高人，写的代码我看不懂

liu_uestc · 发表于 2011-10-27 18:24:52

说一下，在input方向， out1对in 在clock_event采样；
在output方向， out3对out2采样；如果output #3改为output #0;那么out3和out2就是严格相等的，明白么？有什么问题直接找我qq10863523

wyj_whu · 发表于 2012-2-17 10:53:03

回复 23# mila07

支持下。。我觉得也是这样的。。。哈哈，新手学习中。。。

asic_wang · 发表于 2012-2-22 10:36:18

是引用的意思，和ref是一个意思，你可以认为就是重新取了个名字，其实是同一个东西，既不是赋值也不是同步。
在IEEE1800－2009标准里有这么一段话：（注意看了，说的是refers to而不是assigns to或者syncs to）
Example:
clocking bus @(posedge clock1);
default input #10ns output #2ns;
input data, ready, enable = top.mem1.enable;
output negedge ack;
input #1step addr;
endclocking
In the above example, the first line declares a clocking block called bus that is to be clocked on the positive
edge of the signal clock1. The second line specifies that by default all signals in the clocking block shall
use a 10ns input skew and a 2ns output skew. The next line adds three input signals to the clocking block:
data, ready, and enable; the last signal refers to the hierarchical signal top.mem1.enable. The fourth
line adds the signal ack to the clocking block and overrides the default output skew so that ack is driven on
the negative edge of the clock. The last line adds the signal addr

Eric0417 · 发表于 2012-2-22 15:51:15

是同步吧~~~幅值的貌似这样表达很少的

cleveland2002 · 发表于 2012-10-15 16:17:07

也在学习中阿

sumuabu · 发表于 2012-11-28 15:40:47

回复 17# qiantianyiqian

不晓得是从网上哪里站过来的么，下来看看或许有用

gyuek · 发表于 2013-5-30 17:18:06

学习一下了！刚好看到

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