请教这段Verilog代码的意思？

psd0208 · 发表于 2009-11-25 10:21:43

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本帖最后由 psd0208 于 2009-11-25 11:01 编辑

always @ (posedge clk or posedge rst)
begin
if (rst)
flop <= #Tp {width{init_value}};
else
flop <= #Tp async_dat;
end
其中width的值为1，init_value的值为1'b0，都是文件开头定义的parameter。

请问：{width{init_value}} 是什么意思？

psd0208 · 发表于 2009-11-25 11:02:27

哇都要沉了没有高手指教一下的么

jacobshen · 发表于 2009-11-25 11:20:18

verilog很基础的语法啊。位扩展，这样就变成了一个bus信号，宽度就是width定义的，每bit初始值是init_value。。。

psd0208 · 发表于 2009-11-25 11:46:13

谢谢楼上啊翻了夏雨闻的书确实是这样的

pkf690801 · 发表于 2009-11-27 07:31:14

.....................................................................

不再回头 · 发表于 2009-11-27 09:04:22

这个问题问得？。。。。

huangyongzdh · 发表于 2009-11-27 09:37:35

自己找本vhdl的书看看呀。

houjibin · 发表于 2009-11-27 11:04:37

哈哈，也是新手！

tiantianxch · 发表于 2009-11-28 14:41:19

init_value的宽度

taosheng042 · 发表于 2009-11-28 16:03:03

拼接啊

请教这段Verilog代码的意思？

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