verilog中 always语句的作用范围

gavinc · 发表于 2009-11-4 14:14:00

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x

always @(a or b)
begin

equal = 0;

if(a==b)

equal =1;

else

equal = 0;
end
和
always @(a or b)

equal = 0;

if(a==b)

equal =1;

else

equal = 0;
有什么区别？

eric_luo · 发表于 2009-11-4 14:42:56

编译第2种要报错。 always的作用范围在begin end内。如果没有begin end，就是后面一句了。

tppxp · 发表于 2009-11-4 15:21:03

只作用第一句，但是第一句如果是case，if else的，都算在第一句范畴之内
也就是
always@（）
if()
...
if()
...
if()
...
是可以的

gavinc · 发表于 2009-11-4 15:42:19

了解，谢谢

chibijia · 发表于 2009-11-4 18:50:01

那请问能否用case和if的混合结构呢？
比如
case
  情形A: begin
                     if
                  else
情形B：begin
            if
            else
期待中！！！

MOSFET · 发表于 2009-11-4 19:04:15

可以
自己写个可以去试试

humengdie · 发表于 2009-11-10 22:02:20

自己在仿真环境中测试，看结果是最好的，别人说的你不一定能跟能理解的。

qushaobo · 发表于 2009-11-11 07:20:58

说明了还是后一句

verilog中 always语句的作用范围

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