在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 6331|回复: 7

verilog中 always语句的作用范围

[复制链接]
发表于 2009-11-4 14:14:00 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
always @(a or b)
begin

equal = 0;

if(a==b)




equal =1;


else



equal = 0;
end

always @(a or b)

equal = 0;

if(a==b)




equal =1;


else



equal = 0;
有什么区别?
发表于 2009-11-4 14:42:56 | 显示全部楼层
编译第2种要报错。 always的作用范围在begin end内。如果没有begin end,就是后面一句了。
发表于 2009-11-4 15:21:03 | 显示全部楼层
只作用第一句,但是第一句如果是case,if else的,都算在第一句范畴之内
也就是
always@()
if()
...
  if()
  ...
   if()
   ...
是可以的
 楼主| 发表于 2009-11-4 15:42:19 | 显示全部楼层
了解,谢谢
发表于 2009-11-4 18:50:01 | 显示全部楼层
那请问能否用case和if的混合结构呢?
比如
case
  情形A: begin
                        if
                      else
情形B:begin
                if
               else
期待中!!!
发表于 2009-11-4 19:04:15 | 显示全部楼层
可以
自己写个可以去试试
发表于 2009-11-10 22:02:20 | 显示全部楼层
自己在仿真环境中测试,看结果是最好的,别人说的你不一定能跟能理解的。
发表于 2009-11-11 07:20:58 | 显示全部楼层
说明了还是后一句
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-11 23:37 , Processed in 0.030094 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表