Verilog中如何使用D触发器来实现延时

angela

片子中需要自己产生一个脉冲，像是用D触发器来实现一定时间的延时，该怎样写代码，还忘指点一二。使用寄存器的移位来实现也可以，不过我都没有太大的把握，多谢各位了！

atuhappy

reg [5:0] shift;
assign data_out = shift[5];
always@(posedge clk)
shift <= {shift[4:0],data_in};
你应该多看看书

angela

多谢atuhappy
不过我还是有个问题不太明白
假设有这样一种情况： 当读信号(LRD)或者写信号(LWR)出现时，延时6个时钟周期后产生一个持续时间为2个时钟周期的脉冲，其中读/写信号均为低电平有效。
可否这样来实现：
reg LRDY;
reg [5:0] delay;
reg [1:0] hold;
assign command = LRD & LWR;
always@(posedge CLK)
if(!command)
  begin
   delay <= {delay[4:0], command};
   LRDY <= 0;
   hold <= {hold[0], LRDY};
   LRDY <= 1;
  end

atuhappy

不对呀

atuhappy

你仿真一下就知道为什么不对了

angela

我这里没有仿真工具呀
NC-Verilog，我没有
只有synplify
请问你都用什么来仿真

angela

对Verilog真的是刚开始接触
有些问题是写代码的时候才逐渐发现
还望不要见笑呦
不过还是要感谢你的耐心与无私的帮助

iamchine

在PC上你可以用modelsim来仿真。

atuhappy

没有仿真工具怎么验证呀
还是去找一个吧
本站的ftp有

风再起

Cadence的LDV到处都有，你多找找，最新的是LDV 5.0、5.1。
仿真、验证还是要LDV，没有这个真的是不行的。
代码只是电路的表示形式，verilog不是软件，写代码实际是在写电路，多理解理解，不要用软件的想法来设计电路。