Verilog中如何使用D触发器来实现延时

landyw

你的代码实在看不懂啊

angela

看来问题还是挺多的
现在我再把问题说明一下
就是需要在读命令或者写命令出现的时候延时6个时钟周期产生一个低电平脉冲并保持2个之中周期
总感觉自己还是没有入门的样子
reg [5:0] shift;
assign command = read & write;//本来是想使用一个与门来实现and gate(command, read, write)，可是综合的时候抱错，就直接将他们位与了一下
shift <= {shift[4:0], command};//是想将command延时6个时钟周期，这一步能达到目的么？我不太确认
lrdy <= 0;//看来这条语句是太有问题了，该怎样写呢？
我也觉得挺费劲的，大家给点建议吧
谢谢楼上各位的意见，我也希望自己每天都能有一点进步

我非池鱼

回复 2# atuhappy
为什么这是个D触发器？

mhyou

用个计数器就可以