关于FPGA的全区时钟问题

dianzi67 · 发表于 2009-8-10 22:55:11

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我刚开始学习，请各位高手指点一下，设计好一个时序电路模块后，想利用系统时钟（或分频、倍频时钟）信号为其提供时钟信号，应该如何在QUARTUS里设置，管脚如何设置？还有PLL怎么用？

在EP2C5的时钟控制块里，有 CLKSWITCH ，CLKSELECT[1..0]等控制信号，都是通过什么方法设置的？

谢谢各位！

[ 本帖最后由 dianzi67 于 2009-8-10 23:03 编辑 ]

dianzi67 · 发表于 2009-8-10 23:57:56

着急啊，有么有人帮帮忙呀？

fengzhepianzhou · 发表于 2009-8-11 07:13:02

你这问题提的忒吓人，全局时钟？
pll的使用有ip，ip有说明文档的，你看了就会了，基本上是有设置输入、输出频率的
其他几个问题没有看懂，要不你加我qq，452727408

AriesX · 发表于 2009-8-14 15:19:16

看看有没有类似DCM的东西

conggekui · 发表于 2009-8-22 22:16:39

不懂~不過還是推

amin2008 · 发表于 2009-8-24 22:39:38

好好看一下器件手册这些都有的

usb_geek · 发表于 2009-8-25 08:55:00

clock的root一定要用Global Buffer.
clock切换，如果需要放置毛刺，用BUFGMUX.

在RTL的时候，记住要实例化这些Global Buffer, 最好不要依赖工具帮你自动插入Global Buffer.

海盗白影 · 发表于 2009-8-25 09:51:57

bang ding z

Timothy_Hu · 发表于 2009-9-12 02:14:06

很有用

squallmk1 · 发表于 2009-9-12 02:42:52

獲益良多

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