[求助]看看这一段是什么意思？

brotherjam · 发表于 2004-5-11 22:26:04

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看到别人写的一个串并转换的verilog，有一段没有看懂
always  @(posedge FSRM)
   if(FSRK)
      begin
         C=0;
      end
   else begin
         C=C+1;
//    module case_C;
         case (C)
         3'b000: Q[0]=DIN;
         3'b001: Q[1]=DIN;
         3'b010: Q[2]=DIN;
         3'b011: Q[3]=DIN;
         3'b100: Q[4]=DIN;
         3'b101: Q[5]=DIN;
         3'b110: Q[6]=DIN;
         3'b111: Q[7]=DIN;
         default: C=3'b000;
      endcase
         if(C==3'b111)
         begin
            if(Q[7:0]>8'H33)
               Q1[7:0]=Q[7:0];
            else
               Q1[7:0]=8'h55;
         end
         else
         C=C;
   end
endcase 后面的if语句是什么作用阿？不明白：（
问题可能简单，小弟刚学：）

atuhappy · 发表于 2004-5-12 08:45:15

Q1是什么，是最终的结果输出吗
接收完8个bit后，如果接收到的值的情况

yybinliu · 发表于 2004-5-12 08:53:03

进行数据输出的处理，小于33H的输出55H，否则输出输入值

bravelu · 发表于 2004-5-12 09:15:36

为什么不自己动手仿真看看，相信对理解代码会有很大帮助。

brotherjam · 发表于 2004-5-12 22:01:26

感觉好像是对数据的处理，对并行输出的Q并没有任何意义。在一定条件下改变了Q的输出。
我这样理解对吗？

bluegge · 发表于 2004-5-13 13:53:51

大概理解起来其实就是串->并转换，然后滤波

brotherjam · 发表于 2004-5-13 21:08:02

下面引用由bluegge在 2004/05/13 01:53pm 发表的内容：
大概理解起来其实就是串->并转换，然后滤波

后面的if语句是滤波？是什么原理阿？谢谢，不太明白这个滤波的原理

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