|
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册
x
夏宇闻老师《verilog数字系统设计教程》P76上第16题:
16.使用带有异步清零端的D触发器(在清零端变为高电平后立即执行清零操作,无须等待下一个时钟下降沿)设计带有同步清零端的D触发器(清零端高电平有效,在时钟下降沿执行清零操作),并对这个D触发器进行测试。
我写的异步清零端的D触发器代码:
module d_asyn(clk,clr,d,q);
input clk,clr,d;
output q;
reg q;
always @(negedge clk or posedge clr)
if(clr)
begin
q<=0;
end
else
begin
q<=d;
end
endmodule
不知道怎样用异步清零端的D触发器实现同步清零端的D触发器
[ 本帖最后由 智慧棒 于 2009-3-22 16:56 编辑 ] |
|