求教，关于同步问题！

crazyraul008 · 发表于 2008-12-18 14:01:45

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

有这样一个模块，
module Mux(
input clk_1,
input data_clk1,
input clk_2,
input data_clk2,
input clk_3,
input select_clk3,
output data_out
);
endmodule

data_clk1，在clk_1时钟域，data_clk2在clk_2时钟域，select_clk3在clk_3时钟域，该模块的功能是当select_clk3为1时，data_out输出为data_clk1（自然也为clk_1时钟域），当select_clk3为0时，data_out输出为data_clk2（自然也为clk_2时钟域）。clk_1和clk_2频率比较接近，但相位不同，clk_3的频率大致为clk_1或clk_2的2倍。

现在的问题是，怎样才能保证输出data_out不会出现毛刺，亚稳态？

新手，不太清楚要怎样做比较好，望高手指教！

[ 本帖最后由 crazyraul008 于 2008-12-18 14:03 编辑 ]

linuxluo · 发表于 2008-12-20 23:45:52

do clk1,clk2,clk3 synch or asynch ?if synch, you can use register triggered by clk3 because the output of comb is glitch possible.

love-asic · 发表于 2008-12-21 00:18:37

module MUX();
input clk1,clk2,clk3,select_clk3;
input data_clk1,data_clk2;
output data_out;

reg data_out;
reg data1,data_clk1_r, data_clk1_rr;
reg data2,data_clk2_r, data_clk2_rr;

[email=always@(posedge]always@(posedge[/email] clk1)
  data1<=data_clk1;
[email=always@(posedge]always@(posedge[/email] clk2)
data2<=data_clk2;
[email=always@(posedge]always@(posedge[/email]  clk3)
begin
      data_clk1_r<=data1;
   data_clk1_rr<=data_clk1_r;
end
[email=always@(posedge]always@(posedge[/email] clk3)
begin
      data_clk2_r<=data2;
      data_clk2_rr<=data_clk2_r;
end
assign data_out=(select_clk3==1'b1)?data_clk1_rr:data_clk2_rr;
endmodule