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[求助] Quartus 的警告No output dependent on input pin "T_CLK"

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发表于 2012-9-24 09:29:44 | 显示全部楼层 |阅读模式

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Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder
Warning (21074): Design contains 1 input pin(s) that do not drive logic
        Warning (15610): No output dependent on input pin "T_CLK"


部分代码如下:

top文件

module Freq_counter
(
        B_CLK, T_CLK, rstn,
        Led_8, Led_7, Led_6, Led_5,
        Led_4, Led_3, Led_2, Led_1
);

        input B_CLK, T_CLK, rstn;
       
        output [6:0]Led_8, Led_7, Led_6, Led_5,
                                        Led_4, Led_3, Led_2, Led_1;
                                       
        wire B_CLK, T_CLK, rstn;
       
        wire [6:0]Led_8, Led_7, Led_6, Led_5,
                                 Led_4, Led_3, Led_2, Led_1;

        /**************************************/
       
        wire clk_1hz;
        wire gate_clk;
       
        div_clk U1
        (
                .B_CLK( B_CLK ),
                .rstn( rstn ),                
               
                .clk_1hz( clk_1hz ),
                .gate_clk( gate_clk )
        );
       
        /**************************************/
       
        wire Q;
       
        d_flip_flop U2
        (
                .D( gate_clk ),
                .CP( T_CLK ),
                .rstn( rstn ),
               
                .Q( Q )
        );
       
        /**************************************/
       
        wire [31:0]Cnt1_data;
        wire CEN;
       
        counter1 U3
        (
                .clk( B_CLK ),
                .CEN( Q ),
               
                .Cnt1_data( Cnt1_data )
        );
       
        /**************************************/
       
        wire [31:0]Cnt2_data;
       
        counter2 U4
        (
                .Sig_in( T_CLK ),
                .CEN( Q ),
               
                .Cnt2_data( Cnt2_data )
        );
       
        /**************************************/


d_flip_flop文件

module d_flip_flop
(
        D, CP, rstn,
        Q
);

        input D, CP, rstn;
        output Q;
       
        reg Q;
       
        /*************************************/
       
        always @ ( posedge CP or negedge rstn )
                if( !rstn )
                        Q <= 1'b0;
                else
                        Q <= D;

        /*************************************/
       
endmodule

counter2文件
module counter2
(
        Sig_in, CEN,
        Cnt2_data
);

        input Sig_in, CEN;
        output [31:0]Cnt2_data;
       
        /************************************/

        parameter freq_50MHz = 32'd50_000_000;
       
        /************************************/
       
        reg [31:0]count4;
       
        always @ ( posedge Sig_in )
                if( CEN == 1'b0 )
                        begin
                                count4 <= 0;
                        end
                else
                        begin
                                count4 <= count4 + 1'b1;
                        end
                       
        /**************************************/       

        assign Cnt2_data = count4 * freq_50MHz;
       
        /**************************************/       
       
endmodule


高手留步!
 楼主| 发表于 2012-9-24 09:30:44 | 显示全部楼层
顶起!      
 楼主| 发表于 2012-9-24 13:57:05 | 显示全部楼层
唉,没人理啊1
发表于 2012-9-24 17:18:11 | 显示全部楼层
No output dependent on input pin "T_CLK"

你顶层模块没贴完,
下次巾代码的时候最好使用插入代码功能 ,不然太难看了




  1. module ();
  2. input …………
  3. output…………
  4. ……………………
  5. endmodule



复制代码
发表于 2012-9-24 19:17:44 | 显示全部楼层
无输出的内部信号会被优化删除。简单的办法是把你想观察的信号都拉到输出端。
发表于 2018-12-24 16:36:30 | 显示全部楼层
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