verilog问题的请教!!

bjvid

请问我下面的语句老是编译不通过:
  always @(posedeg clk or negedge rest or posedge rest)
   begin
    if(clk)
     c<=0;
    else
     c<=1;
   end
编译的时候,他说什么if-else dont match any list edge
请问这是为什么啊?还有就是
  我改成:always@(edge rest)
            begin
             .......
            end
她同样报错,还请多多执教,谢谢!!!
我主要是想在实现:clk的上升沿c=0
                 rest的边沿c=1
              在另一个always中对c进行判断处理
还情指教!!

atuhappy

[这个贴子最后由atuhappy在 2004/01/01 10:18am 第 2 次编辑]

rest和clk的频率差多少

atuhappy

module aaa(clk,rest,c);
input clk,rest;
output c;
reg c;
wire set_b;
reg rest_q;

assign set_b = rest ^ rest_q;
always@(posedge clk)
  rest_q <= rest;

always @(posedge clk or posedge set_b)
begin
  if(set_b)
   c<=1;
  else
   c<=0;
end
endmodule

bjvid

rest 和clk的到来都是不定的，clk=1M,rest大约1ms一次。
clk只有在rest为高的时候，才会有clk,但又不是在rest为高的时候都有clk
呵呵，不知道我说清楚了没有，但还是要谢谢斑竹！！！

bjvid

rest信号和clk信号的到来都是不定的。只知道clk只有当rest为高的时候才会有。到rest为低的时候就没有了。至于clk在rest为高的时候什么来clk也是不定的，但知道大约150us左右，clk＝1m。
我现在想在rest来上升沿的时候，currentstate<=idle，在rest为高的阶段，clk上升沿来的时候，currentstate<=nextstate;我是这样实现的：
always @(posedge rfclk or posedge startrx)
begin
  if(rfclk)
    currentstate<=nextstate;
  else
    currentstate<=idle;
  end
可是编译的时候出现如下的错误提示：
if-else statement does not match any sensitivity list edge.
我改成如下
always @(posedge rfclk or posedge startrx)
   if(rfclk)
     currentstate<=nextstate;
   else
currentstate<=idle;
也报同样的错误，还请多多执教，帮帮忙！！！