比较verilog,systemc和systemverilog

brian_hwang · 发表于 2008-6-13 18:07:28

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yuhaiqun2008 · 发表于 2009-1-21 10:20:11

very good

wolfkin · 发表于 2009-1-22 13:39:15

I do not think the symtemc is a good option.

stupidboy2979 · 发表于 2009-3-10 10:37:46

是不是systemc只能用来仿真啊？

finalfantasy12 · 发表于 2009-3-10 13:44:15

想着好像使用systemC更多吧！

zhouhong · 发表于 2009-3-10 14:01:44

systemc是比较适合进行系统级的算法描述与建模的。systemverilog则是比较适合进行验证。verilog的建模和RTL描述能力是最强的。

dingtianlidi · 发表于 2009-3-10 14:34:24

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到这个论坛了我才发现自己是一无所知啊

squirrel · 发表于 2009-3-10 16:04:17

各有所长吧，我现在用verilog和systemverilog组合还是很好用的

lingchen · 发表于 2009-3-11 09:05:34

顶！        

shizhejh · 发表于 2009-3-30 15:53:39

想学习systemc，不知怎么入门？

brian_hwang brian_hwang 当前离线积分 145 头像被屏蔽	发表于 2008-6-13 18:07:28 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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