比较verilog,systemc和systemverilog

ouww · 发表于 2009-3-30 20:32:35

学习中！只用过一点Verilog

ginova · 发表于 2009-5-12 22:54:33

good articles

fshsu · 发表于 2009-5-27 15:41:41

沒用過SystemC...
SystemVerilog驗證+Verilog設計=>不錯的選擇 (現在使用中...)

求走 · 发表于 2009-6-6 12:11:56

同意楼上的，用systemc或systemverilog写验证，用verilog或vhdl写设计，用其长，避其短。为什么要用一种语言写完设计和验证呢？只要工具支持混合的方式就可以了。

[ 本帖最后由求走于 2009-6-6 12:13 编辑 ]

kcloudx · 发表于 2010-7-26 16:24:57

开发顺序系统级设计 -> RTL级设计 - >验证
system C verilog system verilog

shingang2001 · 发表于 2013-12-18 11:59:33

好的謝謝您

shingang2001 · 发表于 2013-12-18 13:22:08

非常符合需要

shingang2001 · 发表于 2013-12-18 14:38:25

太謝謝您了

shingang2001 · 发表于 2013-12-18 15:02:34

太好了

shingang2001 · 发表于 2013-12-18 15:03:01

我正好需要

学习中！