比较verilog,systemc和systemverilog

lilyzhong · 发表于 2014-4-3 09:57:07

感觉只想学习系统级设计或者建模，可以学习systemC
想学习验证还是用systemverilog
一个是C++添加了硬件描述的属性
一个是verilog添加了面向对象的功能

偶正准备学习systemC呢

lilyzhong · 发表于 2014-4-3 09:57:52

今天发现我是小妇人了

wh1105 · 发表于 2014-4-4 06:00:57

The code of Systemverilog and SystemC are not synthesizable. There are for simulation testbench.

yucaoxilin · 发表于 2014-6-13 09:19:52

路过学习！systemC比较适合建模，SystemVerilog比较适合验证

lsjxyp · 发表于 2014-6-15 23:06:15

这三个语言各有其擅长的领域啊

stephenkung · 发表于 2014-10-20 22:16:23

这个论坛里面居然还有高人，让人吃惊啊

wangyukan · 发表于 2015-1-13 16:12:34

systemC 比较适合软硬协同设计

Andy126 · 发表于 2018-11-15 08:30:05

edwardk · 发表于 2018-11-19 19:00:30

感谢楼主

Andy126 · 发表于 2018-12-16 12:05:43

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