比较verilog,systemc和systemverilog

cong_plus · 发表于 2019-9-12 16:03:42

lordprotector 发表于 2008-6-3 21:53
对呀！即便是systemc和systemverilog高层次建模语言，现在也不能实现从代码到电路的软件转换，而需要人工转 ...

过了十年，时间证明systemC确实比较鸡肋，现在IC依然以verilog为主，sv为辅，

mazifa · 发表于 2022-3-9 17:09:53

system C用来做时序建模不知道怎么样，最近正在研究，sv/uvm用来验证确实比单纯verilog爽多了，在设计领域sv的interface如果能用起来也吊打verilog。。。。

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