比较verilog,systemc和systemverilog

lordprotector

这三种语言，自己都用过，人家都说systemc和systemverilog比verilog好，可是按照我的经验，
systemc和systemverilog在行为级和RTL级代码编写上反而不如verilog。verilog的行为级语句也是
很好用的。在验证上没有比较过。请大家指点。

machinecat-007

SystemC 用于系统级算法建模
语言层次高，开发周期比用Verilog短

系统建模通过后，然后再转成RTL级代码
目前还没有比较好的工具
都是人工转成Verilog的

lordprotector

对呀！即便是systemc和systemverilog高层次建模语言，现在也不能实现从代码到电路的软件转换，而需要人工转换。你知道么，这种转换差点把我给害死！！
我转过一次，我在设计中先用高层次建模语言写的行为级源代码，然后再转换为rtl源代码，出现了大量的转换错误。导致逻辑漏洞增大，之前所作的验证全部作废！
我认为，在没有完整优秀的转换软件之前，systemc和systemverilog根本发挥不了作用，在高层次，它们不如c语言，在低层次它们不如verilog！

wangsheng0415

有工具在systemc和verilog RTL之间进行转换，
verilator,SC2V,好像是一些学术界的工具,不知道有谁用过没

evn

原帖由 lordprotector 于 2008-6-3 21:53 发表

                               
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对呀！即便是systemc和systemverilog高层次建模语言，现在也不能实现从代码到电路的软件转换，而需要人工转换。你知道么，这种转换差点把我给害死！！
我转过一次，我在设计中先用高层次建模语言写的行为级源代码， ...

agree. and systemC is even worse.

What most industries (at least for those I know)  does right now is
- using Verilog for designs, because it is much closer to low level (gate level) and there is less problem in synthesis.
- using SystemVerilog for Verifications, becuase it is in the middle among these three language, and easier to implement the assertion and verification methodologies (ie. VMM, OVM...).
- using SystemC for checkers, because it is more like a high level language and it is easy to code the behavious which are used for the expected values for the design's outputs.

Yes, and there are a lot of mess when trying to convert the design between these language, and there is no good tool to do a good job so far.

wangsheng0415

顺便问下，现在有综合工具支持SystemC吗???

lordprotector

请问4楼，
这些工具真能从systemc的行为级代码转换到verilog 的RTL代码吗？
我也听说过一些转换工具，不过它们是从systemc的RTL级代码转换到verilog RTL代码的，这种转换意义不大。
人们很少使用systemc的RTL级——与其写systemc的RTL级代码，还不如写verilog RTL代码。

wangsheng0415

不大清楚，没有用过

lixuedong8000

不是说现在业界很推崇verilog和systemverilog组合吗？
正有意look一下systemverilog呢
systemc偶有用过一些，用来做验证比verilog好用，写起来方便多了
感觉有点偏软件了，systemc的rtl代码基本没写过