VHDL很简单的代码，编译报错。大虾请进，帮忙。

howardneil2007

在quartus中编译，报错：在时钟沿之外不能保持cnt的值，所以不能infer register.（以前也碰到这种问题，没有解决）
请各位帮忙说说错在那？为什么？
代码如下：
counter:process(rst,clk.ena,sop)
begin
if(ena='0' or sop='1')then --清零   //这个if语句报上述的错误，请高手出来说说是怎么回事？
  cnt<=(others=>'0');
end if;
if(clk'event and clk='1')then --计数
  if(ena='1')then
   if(cnt=b"1111_1111")then
    cnt<=(others=>'0');
   else
    cnt<=cnt+1;
   end if;
  end if;
end if;
end process counter;

howardneil2007

代码改成如下，就编译通过，不报错。
counter:process(rst,clk,ena,sop)
begin
if(clk'event and clk='1')then
  if(ena='0'　or sop='1')then --清零
   cnt<=(others=>'0');
  end if;
  if(ena='1')then   --计数
   if(cnt=b"1111_1111")then
    cnt<=(others=>'0');
   else
    cnt<=cnt+1;
   end if;
  end if;
end if;
end process counter;
－－－－－－－－－－－－－－－－－－－－－－－
高手能解释一下原因吗
谢谢！

国产可乐

2个IF语句综合后的硬件顺序是并发执行，没有“线与”或者“线或”关系的话就会冲突啊

第二种写法在综合后会将ENA和STOP综合为清零信号，才不会产生错误。
第一种这样写综合后就应该没问题了吧

       IF ENA='0' OR STOP='1' THEN
             CNT <= (OTHERS=>'0');
       ELSIF RISING_EDGE(CLK) THEN
             XXXXXXXXXXXXXXXXXXXXX
这样就是典型的异步复位了吧？？？？抛个板砖。。。。。。

saintgang

异步复位的问题，注意下if语句！

howardneil2007

   

原帖由 国产可乐 于 2008-4-12 15:21 发表

                               
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2个IF语句综合后的硬件顺序是并发执行，没有“线与”或者“线或”关系的话就会冲突啊

第二种写法在综合后会将ENA和STOP综合为清零信号，才不会产生错误。
第一种这样写综合后就应该没问题了吧

       IF ENA= ...

“2个IF语句综合后的硬件顺序是并发执行，没有“线与”或者“线或”关系的话就会冲突啊”
-------------------------------------
在同一个进程里面，两个if语句是顺序执行的。怎么会有冲突呢？请解释一下，好吗？

howardneil2007

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谁有Advanced FPGA Design中文版，给传一份好吗？谢谢

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