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查看: 2735|回复: 5

[求助] tsmc 16 ff+ process , hold margin setting

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发表于 2016-5-9 16:13:52 | 显示全部楼层 |阅读模式

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what your setting of hold uncertainty in your design , near temc 16ff+ process ?
发表于 2016-5-9 16:56:46 | 显示全部楼层
回复 1# paulsuzhou


   following TSMC 16ff+ signoff guideline
 楼主| 发表于 2016-5-10 05:53:05 | 显示全部楼层
回复 2# legend03u8z


    谢谢。 在TSMC/。。。 ,那个位置? 我没有找到, 我们有tsmc完整的design package ,但是没注意到这个
发表于 2016-5-10 09:26:22 | 显示全部楼层
本帖最后由 legend03u8z 于 2016-5-10 09:42 编辑

回复 3# paulsuzhou


   1. 使用的TSMC的stdlib?    2. 能找TSMC request吗(因为我告诉你你信我吗)?
发表于 2016-5-11 16:48:37 | 显示全部楼层
TSMC 的 hold margain 非常高。
看你的设计,可以spice 去仿真,然后自己得到这个值
发表于 2016-5-12 20:46:45 | 显示全部楼层
我的设计一般都是综合给clock设置0.1ns的hold uncertainty
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