FPGA最多能跑多少M时钟由什么决定?

paperfly · 发表于 2008-3-23 11:17:22

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如题
每个FPGA能跑的时钟频率有限
是由什么决定的呢?谢谢!!

pmdddd · 发表于 2008-3-23 23:15:33

是由FPGA公司提供的手册决定的呵呵

canada411 · 发表于 2008-3-24 09:16:01

It depends on your design,

zhangbinsniper · 发表于 2008-3-24 09:23:14

有多种因素，包括片子本身，你的设计编码？关键是你的设计形式

nyebo · 发表于 2008-3-28 16:35:48

在modelsim里面可以得到一定的信息。

kooldiva · 发表于 2008-3-28 17:51:35

第一由FPGA的工艺决定。比较高档的FPGA对于相同的设计能跑更高频率。
第二由设计本身决定，对于同一个FPGA，采用不同的设计方法，可能频率也不一样，一种是资源跟速度的关系：这个频率有时候跟资源是矛盾的，有时候为了增加速度采用大量的时序设计，还有就是速度跟组合电路的关系，若逻辑比较大比较深的话，组合电路延时增加，可能这一块成为整个设计的瓶颈。

edavio · 发表于 2008-5-3 03:11:44

两个rigisters之间的组合逻辑的最大时延.

freelion · 发表于 2008-5-3 08:47:57

理想的最高频率是由器件内部触发器的建立保持时间决定的，实际的最高频率是由你的设计决定的，基本上取决于两级触发器之间的电路延迟

fenglouto · 发表于 2008-5-3 14:12:12

由你的设计决定

nongli33 · 发表于 2008-5-4 00:37:54

FPGAxXXXX型号和你的设计中寄存器间的最大延迟时间有关，可以去看看时序分析相关的资料。

FPGA最多能跑多少M时钟由什么决定?

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