FPGA最多能跑多少M时钟由什么决定?

zhangyifeng · 发表于 2009-1-3 16:08:10

应该是自己的设计决定的

eric602 · 发表于 2009-1-3 21:59:53

我觉得LZ应该问的具体些，比如cyclone II器件最快可以跑到多少M比较有意义些

xingfg1112 · 发表于 2009-1-4 15:25:09

实际上这是个很复杂的问题，多方面因素，但是，fmax确实是个重要的指标。

mgq1985 · 发表于 2009-1-11 15:34:53

想要跑到手册上的高速度>150M, 基本上每个时钟不做太多运算就行了
同时走线延迟最好也限制一下。因为一般的FPGA对角线延迟10几个纳秒哪

guoyu · 发表于 2009-1-12 14:53:37

由工艺和关键路径决定。当然软件综合以及布局布线也是有影响的。同时也不要忘记PVT。

woshikeaide · 发表于 2009-1-13 16:01:22

由最长的延时决定

mygod200 · 发表于 2009-1-13 18:47:37

6楼说的对

tomyang2008 · 发表于 2009-1-13 20:54:26

原帖由 kooldiva 于 2008-3-28 17:51 发表

 登录/注册后可看大图

第一由FPGA的工艺决定。比较高档的FPGA对于相同的设计能跑更高频率。
第二由设计本身决定，对于同一个FPGA，采用不同的设计方法，可能频率也不一样，一种是资源跟速度的关系：这个频率有时候跟资源是矛盾的，有时候 ...

看得出来干过几年

tomyang2008 · 发表于 2009-1-13 20:55:51

原帖由 guoyu 于 2009-1-12 14:53 发表

 登录/注册后可看大图

由工艺和关键路径决定。当然软件综合以及布局布线也是有影响的。同时也不要忘记PVT。

说的太玄乎，楼主不要这种答案没说你不对

tomyang2008 · 发表于 2009-1-13 20:58:31

原帖由 freelion 于 2008-5-3 08:47 发表

 登录/注册后可看大图

理想的最高频率是由器件内部触发器的建立保持时间决定的，实际的最高频率是由你的设计决定的，基本上取决于两级触发器之间的电路延迟

似乎是有点纸上谈兵的学院派
观点狭隘了

FPGA最多能跑多少M时钟由什么决定?

看设计

浏览过的版块

站长推荐 /1