FPGA最多能跑多少M时钟由什么决定?

tomyang2008 · 发表于 2009-1-13 21:01:38

原帖由 freelion 于 2008-5-3 08:47 发表

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理想的最高频率是由器件内部触发器的建立保持时间决定的，实际的最高频率是由你的设计决定的，基本上取决于两级触发器之间的电路延迟

学院派观点狭隘

lanfird · 发表于 2009-1-14 19:58:16

我觉得主要是你的设计影响时钟吧，如果电路没有处理好，建立转换时间没有控制好，是可能达不到本身FPGA的运行时钟的，设计不达标

yucaoxilin · 发表于 2012-9-3 16:33:07

学习啦~~~正好想了解下这方面的内容……

Timme · 发表于 2012-9-3 19:04:31

Clock Tree Performance, DFF Minimum Pulse Width

zgj07 · 发表于 2012-9-4 11:56:59

回复 7# edavio

这才是根本

Johny_2012 · 发表于 2012-12-2 20:15:44

如果FPGA芯片已选好，最高工作频率主要是有你的设计决定的。

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