关于 时钟 方面的一些疑问

flyingsheep

最近看一本书 里面有这样一段内容：




内容比较多，希望大家不要见怪

比较不解的问题有：
1  文中说是一个clk1穿越三个module,进行时钟延迟分配，所以写了下面的代码
但是 里面create_clock 了“clk1”,"sub_clk1","sub_clk2"和"sbu_clk3"，这四个时钟到底是同步还是异步的呢，按文中的意思应该是同步的，但是为什么呢 凭他们的period和waveform相同吗。 它们的source+network latency不同，到达ff的时刻也就不同，如果不加干预，CTS能自动优化使它们之间的skew为0吗。
2  CTS减小skew的方法到底是什么呢  是使clock root到每一个ff clock pin的delay尽量相同，还是仅仅将时钟沿对齐而已呢  如果是第一种方法 也就是所有的sink都在clock tree 的最末端 ， 那么指定三个module的network latency和source latency 的作用是什么呢

陈涛

1）当然是同步的，不然罗嗦那么多干什么。凭的是period和没有false_path。subclk latency的不同是指module 里面的部分，用这个来告诉top level 如何去balance CTS
2）第一和第二不是一个目的吗, 理由就是1）