对建立时间的公式如何理解？tsu = Data Delay – Clock Delay + Micro tsu

cyberly

为什么公式中是Data Delay – Clock Delay而不是Clock Delay – Data Delay？有效数据先到，然后时钟沿才到，不应该是Clock Delay – Data Delay 吗？

J Altera的其他基本时序概念
    Clock Setup Time (tsu) 要想正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好，所谓时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔。如下图所示：

                               
登录/注册后可看大图

图6 tsu示意图
（注：这里定义Setup时间是站在同步时序整个路径上的，需要区别的是另一个概念Micro tsu。Micro tsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1~2ns。在Xilinx等的时序概念中，称Altera的Micro tsu为setup时间，用Tsetup表示，请大家区分一下。 回到Altera的时序概念，Altera的tsu定义如下： tsu = Data Delay – Clock Delay + Micro tsu）
原帖地址 http://bbs.yleee.com.cn/viewthread.php?tid=3076

cyberly

自己顶，昨天回顾了三个sta的文章，比较三个不同的setup time公式时有点化不过魂儿了...真心求助...
以下是另外两个sta的文章
fpga经验谈(西安大唐电信).pdf (1.09 MB, 下载次数: 17 )

2012-9-17 01:33 上传

点击文件名下载附件

通向FPGA之路---七天玩转Altera之时序篇V1.0 （这个超过15M了无法上传）

cyberly

将Micro tsu忽略不计，上图是我根据对1L的理解画出的时序图，从图中可以明显看出
Tsu=clock delay - data delay ,为什么与原帖中的公式 tsu = Data Delay – Clock Delay 矛盾呢？