Verilog 关于case 选择的怪异结果

feihu86

module muxtwo (a,b,out1,out2);
input   a;
input   b;
output reg [2:0] out1,out2;

  always @(a)
   
begin  
       case (a)
            1'b0 : out1=3'b000;
            1'b1 : out1=3'b001;
            1'bx : out1=3'b000;
            1'bz : out1=3'b010;
            1'b? : out1=3'b000;
            default: out1=3'b111;
       endcase
    end
always @(b)   
    begin //case2
  casex (b)
   1'b0 : out2=000;
            1'b1 : out2=001;
            1'b? :  out2=000;
            1'bx : out2=000;
            1'bz : out2=010;
            default: out2=3'b111;
            endcase
     end
endmodule
我的目的是测试case 在比较 x,z 值的输出结果,用Quartus 波形仿真发现,当输入是x,z时,输出结果out1,out2的第一位竞然也是x,z.各位高手看看时那的问题.

fangjingyao

用NC，没有发现你说的问题。

guilin123

是吗？？？？？？