数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31355|排名: 8

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求助！！verilog语言怎么写才能避免锁存器的生成??	kaien1226 2009-4-2	911209	lwf198305 2009-4-13 23:36
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VCS Run gate level 出現的問題	jjw3310 2008-2-18	32875	ctlwjie 2009-4-13 21:08
[分享] 老扁前一段时间提出的modelsim vs VCS的问题好像可以这样解决 ...2	一声叹息 2003-12-2	135890	ligui0124 2009-4-13 17:31
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请高手帮手调试一下pcm的vhdl程序	wxqfly 2009-4-13	04915	wxqfly 2009-4-13 09:23
关于FPGA Editor的BUG,选中一根net后显示会出现断线（半蓝半红）的问题，非常棘手！！	zhj1985 2009-4-12	13004	zhj1985 2009-4-13 08:28
有Xilinx 的JATG原理图吗？？？	yiminglei 2009-4-12	12089	ouww 2009-4-13 08:18
一个本科生如何学习	yfchen1988 2009-4-11	22417	yfchen1988 2009-4-12 19:06
calibre 安装遇到麻烦了，请大侠们赐教	cwg540 2009-4-12	02438	cwg540 2009-4-12 16:01
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金融危机之后这个网站人气就不行了吗？	windzjy 2009-4-10	13737	mingbaibu 2009-4-11 00:10
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