在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 9973|回复: 9

求助!!verilog语言怎么写才能避免锁存器的生成??

[复制链接]
发表于 2009-4-2 00:15:27 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
看了一些锁存器的坏处,但不知道用verilog写代码的时候怎么不生成锁存器??
求各位大侠指点!!
发表于 2009-4-2 08:57:04 | 显示全部楼层
在if或者case等分支语句中,给reg赋值的时候,不要漏了,在每一个选项中都给它赋值就可以了。
发表于 2009-4-2 09:44:08 | 显示全部楼层
我理解你是想写组合电路,避免latch的产生。

可以用Verilog2001的风格:
always @*

或者用SystemVerilog的always_comb语句, 现在综合器都支持
发表于 2009-4-9 19:13:13 | 显示全部楼层
受教了,
以后自己也要注意了
发表于 2009-4-9 23:21:18 | 显示全部楼层
严格遵守代码规范
发表于 2009-4-9 23:34:05 | 显示全部楼层
把应该写的分支都写全了,敏感列表全了就行。注意先有硬件后有代码
发表于 2009-4-13 14:57:49 | 显示全部楼层
关键要避免组合逻辑反馈。
组合逻辑case,if 要写全,注意加default
发表于 2009-4-13 15:29:02 | 显示全部楼层

锁存器

组合逻辑中,每种情况都要写全,比如if要有else情况,case要有default情况.
对于真正的寄存器,应该不存在所谓的锁存器
发表于 2009-4-13 22:42:29 | 显示全部楼层
在写组合逻辑电路的always块中,要注意always块中要使用的输入信号在always后面的敏感信号表中不能有遗漏,组合逻辑电路设计时不能有反馈。其他的就是上面说的if、else;case等语句要完全。
发表于 2009-4-13 23:36:28 | 显示全部楼层

学了

学习了.你可以看QUARTUS II使用手册
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-16 20:46 , Processed in 0.023765 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表