请教一下，dc综合关于门控时钟的问题

cx60208472 · 发表于 2014-7-11 14:15:45

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是这样的，在我的设计中有一个模块是用门控时钟来驱动的，相当于assign CLK1 = gate & CLK, CLK是主时钟， CLK1是门控之后的时钟，将这个时钟送给需要门控的模块，但发现综合之后对网表仿真这个CLK1一直是没有输出的，modelsim中CLK1信号是红的，即使把gate信号置1也不行，综合的网表里将这个与的操作用二选一来实现的，即MUX( CLK, 0，gate, CLK1),例化了这么一个模块，我想问下这是怎么回事，是门控的时钟要在dc里特殊声明么？如果前仿的话这么写是没问题的，但是综合后CLK1信号就没输出了，请各路大神指点一二，小弟感激不尽。对了，我是用的smic 18的库

cx60208472 · 发表于 2014-7-11 16:50:23

自己顶一下

cx60208472 · 发表于 2014-7-13 11:17:27

再顶一下，没人吗

icfbicfb · 发表于 2014-7-13 13:49:23

门控时钟的写法在synopsis 网站上有说明的，dc的power compiler部分也有说明，
rtl几乎都是那样写的

always ( posedge @clk )  {
  if (EN) { # clk gate open ,
xxxx
  }
}

cx60208472 · 发表于 2014-7-13 16:16:23

回复 4# icfbicfb 可是这个门控时钟要送给几个模块，所以就在顶层用enable和clk做了个与的操作，如果用 always@(posedge clk)
if(enable)这种写法的话，就要在所有子模块的always模块中都加上这个if语句了，而且对组合逻辑也没法控制

icfbicfb · 发表于 2014-7-14 10:33:45

rtl我不太懂，有的icg是rtl直接例化进去的，其他的才是compile出来的，

cx60208472 · 发表于 2014-7-14 14:18:23

回复 6# icfbicfb

哦哦，好的，谢谢，看来这个问题还是要在前端设计的版块里问

无乐不作 · 发表于 2014-9-15 15:20:46

回复 7# cx60208472

请问楼主，你所描述的问题解决了吗

wsmet · 发表于 2016-5-10 22:32:57

回复 8# 无乐不作

楼主，楼主，能说一下么

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