如何用C语言写verilog的testbench的输入激励？

北城以南 · 发表于 2014-12-1 15:50:07

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如题！最近写了一个NoC的路由器（单个功能验证没问题），搭建了一个2D-Mesh架构的16核的系统，就是用一个顶层模块调用16个NoC路由器搭建起来（连线连得眼睛都花了）。接下来要做的是需要分析这个2D-Mesh结构的性能，网络吞吐率，注入速率与平均延迟等等性能。可是写testbench时发现一个问题。就是要写很长很长的一段代码，随着注入速率的变化，每次都得把所有的输入再次修改一遍，这个就蛋疼了。看网友说有种方式可以用C写testbench的激励信号，然后再用testbench读取，有没有前辈和大神指点指点！

A1985 · 发表于 2014-12-1 16:47:38

上验证方法学，性能统计，通常这个还得专门EDA 性能工具来做。这种NOC。。。

A1985 · 发表于 2014-12-1 16:58:35

上验证方法学，性能统计，通常这个还得专门EDA 性能工具来做。这种NOC。。。

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