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楼主 |
发表于 2009-4-1 19:17:34
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谢谢回复
这个设计其实是MIG007生成的DDR SDRAM核的控制器,大概原理是这样的,现在是125M的差分时钟输入到DCM,然后产生CLK0,CLK90,CLK180,CLK270四个时钟,因为对于ddr sdram控制核来说,时钟,数据,命令信号需要不同相位的时钟分别锁存。
因为有四个相位时钟,所以才会尽管时钟约束为8ns,但有些requirement是2ns,我看了时序报告,还是不知道其minimum period是怎么算出来的。
我猜想哦,每个TS约束下列出了三条路径及其Slack,但我看其排列顺序是按slack从小到大排列的,而因为这里有些source 和destination 的clock不是一个相位的,一般slack最小的requirement都是2ns(因为比如CLK0到clk90),所以我觉得可能这里"各路径中data path - clock path skew + uncertainty最大值"可能反而没有列出来,不知道是不是这个意思。 |
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