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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› Analog Layout（版图）› Layout讨论区
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[求助] 差分对多组合并画法疑问 P_duan 2020-12-23 53626 cj_181888888 2020-12-25 17:18
悬赏 [求助] 修改lib名字后，lib内cell打开不显示layer层 - [悬赏 10 信元资产] Zel 2020-12-21 32122 雨山1998 2020-12-25 16:56
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[求助] 请问NTAP和PTAP是什么 windyxqy 2012-2-17 515703 574387149 2020-12-24 10:42
[原创] 数模混合芯片的TOP级别，除了验证DRC，LVS，还要满足什么制约？ 林夕种 2020-11-14 12388 574387149 2020-12-24 10:38
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[求助] cadence中stream gds文件报错 新人帖 attach_img 浮世云说 2020-12-3 31763 574387149 2020-12-24 09:47
[求助] 问个CDL导入的问题 xingow 2015-6-15 97998 hadeheng 2020-12-23 20:53
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[求助] T28nm 自动打孔出来的via不满足DFM rule leshi 2020-12-14 21979 l13787908861 2020-12-20 12:44
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[求助] 请问工艺移植的问题，使用VLM在做migrate时出现failed，是怎么造成的？ attach_img canxin001 2018-1-12 32304 lnxmj 2020-12-15 16:45
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[求助] umc 0.18 BCD 工艺该如何防止 latch up flyunicorn 2020-12-14 53278 jeffej 2020-12-14 16:01
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