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[求助] 求助：数字模块的一个输入信号在DC综合的过程中，被优化掉了。	xiaosha921 2011-5-29	34501	yueluofenghen 2011-5-31 15:40
[求助] dc里面禁止使用哪些单元？	fengxinzhi 2011-5-31	23256	yueluofenghen 2011-5-31 15:35
[讨论] 各位大侠，说说IC layout 以后的发展方向	youwl 2010-12-5	66310	paulszicc 2011-5-30 15:12
[原创] 时钟问题	心海的一滴泪 2011-5-29	111944	陈涛 2011-5-30 12:10
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[求助] 关于错误提示的问题	felron 2011-5-29	04214	felron 2011-5-29 17:02
[求助] 求助：门级的netlist到layout	ziyunzhao 2011-5-23	43294	shehuang1987 2011-5-29 16:49
[求助] 求助：问一下：DC综合多个模块的时候，会把其中一个模块的一些线remove掉？	xiaosha921 2011-5-27	23346	xiaosha921 2011-5-29 10:15
[求助] 请问大虾们能不能在IP上方走线	haonan 2011-5-26	53627	陈涛 2011-5-27 23:50
[求助] 提问：PR后的DRC问题？？	14052011 2011-5-25	63978	14052011 2011-5-27 23:29
[原创] 请问有没有人画过如下的IC IO 结构：外围是PAD,靠内是抗ESD保护的PMOS和NMOS ？	bamboo_gy 2011-5-12	43875	andyjackcao 2011-5-27 22:42
[讨论] 关于report_power	conniezhou 2011-5-26	13813	george.chen 2011-5-27 21:02
[求助] 请教calibre中rule的一个问题？	B40514066 2010-12-4	23470	走直线的螃蟹 2011-5-27 18:31
[求助] 急求astro中pad自动转向的问题	rushlight 2011-5-9	64064	rushlight 2011-5-27 15:20
请教bottom up 综合（gate clock）	heavenbird 2009-8-12	43510	farren 2011-5-27 08:30
[原创] silvaco 仿真求助	yy225819 2011-5-11	16029	lzd 2011-5-26 21:04
[求助] [求助]DC中关于内部clock输出的约束设置	wgxie 2011-5-26	84078	zhq415758192 2011-5-26 19:57
[求助] encounter中SI和DFT的时序问题请教！！！！	愚人ぅ林 2011-5-26	13821	zhq415758192 2011-5-26 19:36
[求助] 弱问：全是上升沿触发的clk，在CTS时还需要考虑下降沿的skew balance吗？	chris_li 2011-5-24	33682	zhq415758192 2011-5-26 19:33
急问:DC 综合过程中的.pvl .syn .mr文件用什么东东可以查看??	chenzhao.ee 2008-4-27	17385	y3rike 2011-5-26 18:00
[求助] encounter 好像没有基于线长的repeater 的加入	papertiger 2011-5-26	12398	paulszicc 2011-5-26 17:17
[原创] 谁能讲解下时序分析过程	yyl494577003 2011-5-26	02521	yyl494577003 2011-5-26 16:03
[求助] scan error	smilyrong 2011-5-18	33259	fxcprince 2011-5-25 21:40
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