DC/PT 漏约束， 误约束的路径？

sweeting

DC/PT 怎么查漏约束， 误约束的路径？

check_design,check_timing 可以覆盖到所有路径吗？
比如sdc 有个port 误约束了，参考时钟设错了，怎么能检查到？

看过astro里，没设置时钟域的，分析时作为default clock，也是一种发现漏约束的方式，这个是default clock group是哪来的？不是自己sdc/脚本定义的啊。ICC也有吗？

以后会怎样

ICC 中的check_timing 可以用-include来加入自己想check 的约束,比如
check_timing -include generated_clock
就可以检查generated_clock 是否有path可以trace到master_clock 上去

sweeting

check_timing 默认选项，就可以查很多项目了，loop,endpoint,clock。。。

比如sdc 有个out port port1，参考时钟CLK1.
没有设置set_output_delay -clock CLK1 8 [get_ports port1] ,check_timing可以查到。
但如果设错了呢set_output_delay -clock CLK2  [get_ports port1]，就没信息提示吗？check_timing是查不到的。