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DC 的ungroup -all 和ungroup -all -flatten的相关问题 cwg540 2009-4-27 58101 _shanks 2015-12-14 18:09
[求助] icc怎么处理前端网表带进了的spare cell SKILLER 2015-12-10 12567 SKILLER 2015-12-14 10:24
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[求助] 芯片的复位验证? recorner 2015-12-7 02311 recorner 2015-12-7 19:42
[讨论] [转]Verilog/Systemverilog/UVM simulation online yyzbest 2015-12-6 12398 qpbcl3 2015-12-7 10:53
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[求助] UVM INFO输出关掉出现问题 goodivan 2015-12-3 12222 南宫恨 2015-12-4 11:09
[讨论] uvm 芯片中存在多个模块级联的情况,请问级联内部的信号怎么监测的? allencherry 2014-9-11 64966 Ameteur 2015-12-3 22:49
[求助] sentaurus 初学者 关于sde命令的一个问题 陈安妮 2015-9-7 12944 pnono 2015-12-3 21:21
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[转贴] fopen的使用,verilog也这么用 shuke 2010-2-3 512392 fqcybf 2015-12-2 14:53
[求助] sequence定义为参数话的类,uvm会报warning,当前的sequencer不知道和那个sequence连接 allencherry 2015-12-2 01625 allencherry 2015-12-2 08:27
[讨论] DDR3 DQS 测量到的信号的回沟比较大,跟那些原因有关 北極企鵝 2015-10-23 33563 lazybear 2015-11-30 10:22
[求助] ISE与questasim_10.1d联合仿真的问题。求教! ryl_1989 2015-11-30 02386 ryl_1989 2015-11-30 00:21
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[讨论] Verilog VHDL 排版插件 luoyanghero 2015-11-24 22443 haitaox 2015-11-25 09:02
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