你是用VHDL还是用Verilog HDL？

951674371 · 发表于 2020-4-18 16:43:39

先学的vhdl，后来用了verilog后就不怎么用vhdl了

313020 · 发表于 2020-4-18 18:23:09

只学了verilog，以后还是会学vhdl

m.f.re7an · 发表于 2020-4-20 15:44:31

VHDL is more restrict make it easy to debug and compile

id1563662788 · 发表于 2020-4-20 19:24:06

比较喜欢VHDL，方便调试，不过SV用logic也不错

okie44 · 发表于 2020-4-23 23:21:25

Verilog is better because of integration with systemverilog!!

lbzhu · 发表于 2020-6-25 20:30:24

verilog容易学，和c语言差不多

2008pansy · 发表于 2020-6-26 13:09:48

Verilog用得比较多

hanyusky10 · 发表于 2020-7-24 20:54:56

项目学习都是verilog，感觉更加容易上手。

nanopulsarstar · 发表于 2020-8-16 13:34:43

Verilog 是主流

sgt · 发表于 2020-8-16 15:32:19

verilog

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