你是用VHDL还是用Verilog HDL？

daemonsr0 · 发表于 2021-8-17 18:12:45

感觉verilog好上手一些，但是想了解一下VHDL

小shuidi · 发表于 2021-8-24 22:37:45

verilog用的多

baymaxily · 发表于 2021-8-25 12:27:21

哈哈哈哈哈我们学校现在本科教学都还是VHDL

lincons · 发表于 2021-9-17 09:56:00

寫一個IP給8051(8-bit bus)及M3(32-bit bus)都可用
用verilog parameter/VHDL generic定義bus width,
VHDL的行數較多,要用到generate. Verilog很簡潔。
VHDL好處是嚴謹，壞處限制太多.
ARM M3 designstart 只有verilog版本.

本来不想学fpga · 发表于 2021-10-9 22:26:11

vhdl似乎更好

zhangxibin3084 · 发表于 2021-10-11 18:13:22

从代码量来看，vhdl不占优势，且看着繁琐

leonqin · 发表于 2021-10-16 23:21:28

编码20年，就怕遇到vhdl的需要修改，麻烦死

wshdch · 发表于 2021-10-17 19:01:41

都可以，学起来都快

skyworks · 发表于 2021-10-21 14:38:59

都不用，我用chipsel

Amyha · 发表于 2021-10-31 14:10:02

还是用Verilog的~不过如果接触到用VHDL写的IP，还是需要学习一下VHDL

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