modelsim采样问题

chinahhucai · 发表于 2016-5-19 16:39:24

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最近遇到了一个很奇怪的问题：always @ (posedge clk or negedge rst_n)
  if (!rst_n)
a <= 1'b0;
  else if (valid)
a <= 1'b1;
  else
a <= 1'b0;
a只有当valid为1时才会赋值为1,也就是说，a为1时，其应该延后valid 1拍的，但是在用modelsim仿真时，a居然与b在同一个时钟被采用，这个问题是什么引起的呢？多谢各位大牛。

chinahhucai · 发表于 2016-5-19 17:07:29

解决了，在testbench中，需要在assign中加入延时，这个应该是modelsim工具所要求的。

chinahhucai · 发表于 2016-5-19 17:08:20

回复 1# chinahhucai

解决了，在testbench中，assign语句加入延时即可，这个应该是modelsim仿真工具所要求的。

petrel87 · 发表于 2016-5-27 23:41:47

testbench里面的assign?
不太懂

[原创] modelsim采样问题

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