[求助]有关于verilog中#延时符号的问题

喵咪呼噜love

assign #1  ClrWBlock = RDone | RAbort | WRetry & ~WOffsetEq0;
assign #1  SetWBlock = WrBuf & (RBase == (WAddr + 1'b1) | RBase == (WAddr + 2'b11));

always @(posedge Clk or negedge Rst)
    if(~Rst)
        WBlock <= 1'b0;
    else if(ClrWBlock)
        WBlock <= 1'b0;
    else if(SetWBlock)
        WBlock <= 1'b1;

assign #1   ClrRBlock = WDone;
assign #1   SetRBlock = RdBuf & WBase==(RAddr+1'b1)
                      | RAbort & ~(RFrmWordLen_2 == ROffset) & WBase == NextRFrmWordAddr;

always @(posedge Clk or negedge Rst)
    if(~Rst)
        RBlock <= 1'b1;
    else if(ClrRBlock)
        RBlock <= 1'b0;
    else if(SetRBlock)
        RBlock <= 1'b1;

喵咪呼噜love

就是上面这个程序，我想问一下在verilog中不可综合的语句不是只能在testbench中使用吗？那上面这个程序里面#时延符号是不可综合的啊，可是上面这个程序是rtl程序中的一小部分，rtl级不是可以综合的吗？好乱啊，求大神指教

喵咪呼噜love

现在就是在纠结，明明RTL级可以被综合，可是程序里面的语句又不可以综合……那为什么可以这么写啊？

喵咪呼噜love

延时符号#是不可以被综合的啊，为什么可以写在RTL级的程序里面？

jun_dahai

仅仅是为了前仿真使用

喵咪呼噜love

回复 5# jun_dahai


   但是他不可综合啊，综合的时候会直接忽略吗

jun_dahai

回复 6# 喵咪呼噜love


    是的