后端基本概念讨论专用贴

whitee · 发表于 2014-8-27 16:19:22

回复 66# damonzhao

是统一使用下面的命令：还是具体看给定元件的，e.g. VCC，GND
globalNetConnect VDD -type pgpin -pin VDD -all
globalNetConnect VSS -type pgpin -pin VSS -all
globalNetConnect VDD -type tiehi -all
globalNetConnect VSS -type tielo -all

wjchuan · 发表于 2014-8-27 16:47:05

回复 353# whitee

电源是全局的吧

archertake · 发表于 2014-8-30 14:03:28

【问】zero_interconnect_delay_model 是干嘛的，为什么data setup中report timing 之前要先设置它

damonzhao · 发表于 2014-9-12 18:02:13

回复 348# zhanggd

没错，所以这类单元也叫nwell and substrate tie cell。

damonzhao · 发表于 2014-9-12 18:11:13

回复 340# ICSYS

geometry，PR工具看到的任何的layer的任何形状的图形都可以定义为这个单词layer，tf.lef(EDI)或者tf(ICC)文件中有专门针对layer的定义，那些就是PR用到的layer
metal，指的是METAL1~METALn，具体用多少层metal，看你的设计需求。
net，针对的是网表中的具体的net name，具体到PR工具里，这条net可能包含不同metals和vias
connectivity，指的是连接关系，重点就是metal和vias的连接关系，比如meta1和metal2之间只能通过via1相接，如果via1由于某种原因丢失了，或者无法制作via1在该区域，那么connectivity就会出问题。类比virtuoso中的connectivity。

wl7xiancun · 发表于 2014-9-28 14:29:49

静态功耗和动态功耗具体区别在哪？

Praining · 发表于 2014-10-22 19:14:09

http://bbs.eetop.cn/thread-465618-1-1.html
关于power ring的宽度求教~

onlykals · 发表于 2014-11-4 13:11:16

回复 355# archertake

zero wire load mode主要是將 wire load model造成的loading先忽略掉

這樣的做法會常見於design最先進來的初期,
來確定design的qulity,

你可以想像看看,
如果在不計net的RC以及Cell fanout造成的影響下
我們用來計算timing path只有單純的cell delay,

如果在這麼樂觀的情況下design都不能meet timing了
(這個情況通常只看setup 是否meet, hold time based on tree要cts後才看)
那你下去做placement even opt, 也無法將timing收斂

所以這是一個前期很重要的timing closure stage.
希望這樣的回答有幫忙到你.

onlykals · 发表于 2014-11-4 13:15:52

回复 359# Praining

一般來說, design power ring的寬度取及於design因為我們必須知道這個design (or block)需要耗掉多少電流

而每個foundry的每個製程metal電流密度都不相同,

舉個例子, 我預知這個block會吃掉10uA的電流
而採用的process的ME6 每um可以容許的電流密度是1um,

那麼這個block至少就會需要10um粗的power ring,
但考量到IR drop以及預留margin, 會建議畫到15um

所以power ring要畫多寬呢?
取決於
1. design 預估電流
2. metal 電流密度

onlykals · 发表于 2014-11-4 13:21:30

回复 358# wl7xiancun

static 跟 dynamic power 的差異, 主要取決於patten也就是input端進來的實際訊號是什麼

我的認知是,

static以一個平均的net toggle rate去敲cell,
然後計算你這個design所需要的power,

但是我們都知道, 每個module所作動的頻率並不相同,
比較為人所知的是關於clock cell這塊大家都會認為它較為耗電
因為每個period都會tooggle一次,
但也許有其他module是只用於start-up或者某些特定function,
所以static的report僅能參考

若是dynamic, 我們需要餵給tool實際的pattern,
就能大概(清楚?)的了解到design實際運行時, 哪個部份的cell toggle較多,
也要特別注意該部分的IR drop.

不清楚的地方歡迎大家一起討論.

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