求助DC中对纯组合逻辑的约束问题

snowzx

设计中有一些信号经过纯组合逻辑就输出了，比如assign output1=input1，我设置了set_max_delay 来约束，但是报了warning：the following input ports have no clock_relative delay specified, a default clock is assumed for these input ports.(TIM-208) ，请问这种情况除了set_max_delay，还要加那些约束呢？谢谢啦！

zero_0

不用管。在意的话就 set input delay

djhme

需要creat一个假时钟给组合逻辑

小干爹z2z

恩 create 一个 virtual的时钟吧？ 不知道没有会不会在update_clock_latency的时候有影响

mcmm000

virtual clock

snowzx

谢谢各位的回复，如果create virtual clock，它的频率，波形，input delay的数值根据什么设定呢？

hjacky2010

回复 6# snowzx


   我的理解，根据输入你这个输入信号产生的reg来设定频率，如果整个信号完全是从外围输入，那么要考虑这个信号的输入时序，相对于当前系统的时钟的要求。