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[解决] 用finesim+vcs做数模混仿verilog hierarchy问题[已解决]

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发表于 2016-8-8 10:38:36 | 显示全部楼层 |阅读模式

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本帖最后由 yuxueqiu123 于 2016-8-10 10:32 编辑

为什么verilog模块中如果例化了另一个verilog模块,仿真就报错“ERROR! two or more input file specified”。
注释掉这个例化就可以。模块文件都包含进来了。
 楼主| 发表于 2016-8-10 10:34:41 | 显示全部楼层
在配置文件里,把命令“choose finesim -case 1”中的-case 1去掉,就好了。。
发表于 2017-7-8 23:10:11 | 显示全部楼层
谢谢!!!!
发表于 2017-7-9 14:15:20 | 显示全部楼层
多谢楼主了
发表于 2020-6-18 18:42:54 | 显示全部楼层
学习
发表于 2021-10-21 14:53:46 | 显示全部楼层

学习
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